Новая статья: Hybrid bonding уже повсюду

В середине июля 2026 года материковый китайский стартап Yuanji Microelectronics выступил с, мягко говоря, амбициозным обещанием, а именно — примерно за три года освоить изготовление таких микросхем, которые по плотности расположения транзисторов на них будут соответствовать »5-нм» маркетинговой производственной норме, т. е. не менее 130 млн единиц на квадратный миллиметр. Освоить, разумеется, без использования EUV-фотолитографии: разработки той в КНР деятельно ведутся, но к 2029 году точно не успеют увенчаться запуском в работу готовой к серийному производству чипмейкерской установки. Вера стартаперов в достижимость поставленной цели базируется на двух основаниях: первое — ставка на 2D-полупроводники, у которых затворы и, возможно, другие элементы транзисторов представляют собой структуры толщиной ровно в один слой атомов/молекул, в связи с чем электроны могут распространяться там только в пределах заданной длиной и шириной того или иного элемента плоскости; отсюда и контринтуитивное для нашего объёмного мира наименование «двумерные». Весной этого года всё в той же Yuanji Microelectronics (кстати, дочерней компании Национальной лаборатории интегральных схем и систем Университета Фудань) уже запустили в работу экспериментальную установку, которая на 8-дюймовых кремниевых пластинах-заготовках создаёт работоспособные прототипы достаточно сложных вычислительных схем на 2D-транзисторах с фактическим разрешением от 500 нм до 1 мкм и с выходом годных контуров на уровне 99,99%. На второе полугодие стартап запланировал масштабировать свой техпроцесс до 90 нм и стандартизировать лабораторную установку для промышленного применения.

Второе основание уверенности китайских разработчиков в грядущем успехе —, а на их счету, кстати, уже имеется выпущенный в начале 2025 года 32-разрядный RISC-процессор Wuji на 2D-транзисторах — технология hybrid bonding, гибридного сопряжения или даже гибридного склеивания проводников на располагаемых вертикально чиплетах без каких-либо внешних (промежуточных) контактных элементов вроде микрозерни (microbumps). Вот как раз соединяя таким образом свои 2D-микросхемы как одну с другой, так и с выполненными традиционным способом (и тоже по производственным нормам, далеко отстоящим от актуальных на глобальном уровне) чиплетами, а также постепенно улучшая техпроцесс изготовления двумерных полупроводников, товарищи из Yuanji Microelectronics и намереваются к 2029-му достичь формального равенства плотности размещения транзисторов на кристалле с »5-нм» образцами. Просто у выполняемого на классическом фотолитографе чипа полупроводниковые элементы располагаются на одной плоскости, тогда как на каждый квадратный миллиметр многослойного чипа приходится сразу несколько «этажей», совокупный подсчёт транзисторов на которых и обеспечит требуемую величину. (В том и в другом случае не обойтись без многочисленных слоёв металлизации, в которых реализуются шины данных и питания, но главное различие как раз в числе полупроводниковых слоёв: один он или их несколько.) При этом важно понимать, почему ставка сделана на 2D-транзисторы: с той же лёгкостью производить гибридное сопряжение классических микросхем на основе существенно трёхмерных структур FinFET, GAAFET и тем более CFET не выйдет. Вертикальные элементы таких транзисторов чересчур хрупки и не слишком хорошо рассеивают тепло, что значительно снижает долю выхода годных кристаллов с пластины. Так что hybrid bonding явно приобретает всё бóльшую значимость по мере того, как скорость миниатюризации техпроцессов неумолимо замедляется — достаточно упомянуть предложенный Huawei в качестве замены отживающему своё «закону Мура» «закон масштабирования тау», — и потому имеет смысл подробнее рассмотреть эту чрезвычайно перспективную микроэлектронную технологию.

⇡#Есть контакт!

Общее понимание принципа гибридного сопряжения наверняка уже имеется у тех, кому попадался в своё время наш материал о чиплетах: если для организации электрического контакта двух микросхем не применяют никаких промежуточных проводников (вплоть до сверхминиатюрных контактов — «микрозерни», microbumps), а напрямую стыкуют поперечные срезы токоведущих шин, прошивающих эти чипы (либо чиплеты) по условной вертикали, то бишь перпендикулярно плоскости размещения полупроводниковых элементов, такое соединение и называется bonding. Зачем это нужно — понятно: микрозёрна в поперечнике простираются на многие микроны, а то и десятки мкм; то есть каким бы тонким ни был техпроцесс, по которому изготовлен сам чип, плотность соединения его с другим через усеянную микрозернью поверхность заведомо ограниченна. А чем выше плотность соединений (количество контактов на квадратный миллиметр поверхности сопрягаемых таким образом чиплетов), тем плотнее информационный поток между этими фрагментами составной микросхемы. И значит, тем меньше латентность в ходе передачи даже высокоплотных данных, что особенно важно для приложений искусственного интеллекта, в частности, ахиллесова пята которых — как раз задержки при переправке информации из памяти на процессорные ядра для её обработки и при выгрузке полученных результатов обратно в память. Лучшая, наиболее миниатюрная микрозернь обеспечивает плотность до 1,6 тыс. контактов на мм², тогда как достигнутая ещё в 2022 году при серийном производстве плотность контактов гибридного сопряжения превосходила 10 тыс. единиц на мм², а в 2024-м в лабораториях Imec была продемонстрирована принципиальная достижимость и вовсе запредельной величины — до 7 млн соединений на квадратный миллиметр.

Общий принцип hybrid bonding прост и самоочевиден, если оставить в стороне сложности, связанные с необходимостью позиционировать (с субмикронной точностью!) одну усеянную контактными выходами поверхность чиплета над другой. Сами эти выходы представляют собой небольшие шайбообразные нашлёпки на срезы колодцев, или шурфов (via), пронзающих один или несколько слоёв базовой микросхемы, чтобы обеспечить в итоге доставку внешнего сигнала к логическим контурам, сформированным из полупроводниковых структур самого нижнего слоя и организующих их коммуникационных шин, горизонтальные (параллельные плоскости расположения транзисторов) фрагменты которых проходят в слоях металлизации. Для простоты дальнейшего рассмотрения можно считать, что диаметры «шайб» и самих колодцев совпадают, — на деле они редко различаются более чем в 1,5−2 раза. Есть, кстати, в этой системе ещё и шины питания, которыми можно пренебречь в первом приближении —, но которые на практике ещё более усложняют жизнь микроэлектронщикам. Так вот, когда в процессе изготовления чипа шурфы via заполняют металлом, превращая их в токоведущие шины, до поверхности изолятора металлическая «шайба» не доходит, — её верхняя плоскость буквально на считаные единицы нанометров должна оказаться ниже среза колодца, расположенного на почти абсолютно плоской (среднеквадратичное отклонение размеров шероховатостей — 0,1−0,2 нм) поверхности готовой микросхемы.

Медь не доводят до краёв шурфа именно по той причине, что такие чипы предназначены для гибридного сопряжения: безупречно отполированные (отверстия не в счёт) поверхности накладываемых один на другой диэлектриков слипаются на первом этапе сами собой, под действием слабых сил Ван-дер-Ваальса. Разумеется, процесс гибридного сопряжения подразумевает точное позиционирование предназначенных для соединения колодцев одного над другим (соответственно, верхний чиплет перевёрнут на 180° относительно нижнего), после чего поверхности их плотно прижимают одну к другой при комнатной температуре. Возникающие при этом связи не слишком надёжно, но всё же уверенно схватывают совмещённые плоскости диэлектрика — однако между верхушками медных столбиков в ставших уже одним целым колодцах остаётся крохотный зазор. Чтобы от него избавиться, производят медленный нагрев с выдержкой и последующим столь же неторопливым остыванием (то есть отжиг — annealing) заготовки. Вследствие расширения объём металла увеличивается, столбики смыкаются — и после охлаждения уже остаются соединёнными, образуя в итоге прошивающую два чиплета насквозь густую сеть проводников. Сверхплотная шина данных между парой физически соединённых микросхем готова!

⇡#Если бы всё было так просто

На приведённой здесь иллюстрации, в правой её части, указаны важные особенности процедуры hybrid bonding — которые на данном этапе развития технологий создают немало препон для её скорейшего внедрения; микроэлектронщики стараются поскорее преодолеть накладываемые этими деталями ограничения. Для начала (картинки A, B) необходимо научиться быстро и с крайне высокой эффективностью выравнивать последние несколько нанометров диэлектрика по всей площади кристалла или даже целой заготовки (если bonding осуществляется через наложение одной цельной пластины с литографированными на ней будущими чипами на другую; wafer-to-wafer — W2W). При этом слишком усердствовать с полировкой нельзя, иначе изолирующий слой сточится до уровня столбиков меди в колодцах via — придётся тогда находить методы понизить уже их высоту с точностью до единичных атомных слоёв, не повреждая выровненную поверхность диэлектрика.

Следующая тонкость — первичное соединение диэлектрических пластин (картинка C): если образующее их вещество — обычный для современной микроэлектроники оксид кремния, пластины будут удерживаться лишь слабыми водородными связями. После отжига с целевой температурой 350−400 °C те заменяются сильными ковалентными связями Si-O-Si (см. для справки картинку E ниже) вследствие дегидратационной конденсации химически активированных поверхностей. Однако для по-настоящему крупных пластин прочности даже таких соединений может оказаться недостаточно — чтобы затем не беспокоиться о сохранности гибридно сопряжённых микросхем в ходе разрезания заготовки, скажем. Поэтому исследователи изучают возможность применять для верхнего слоя чипов, предназначенных для гибридного сопряжения, другие диэлектрики, обладающие большей способностью формировать ковалентные связи после отжига — вплоть до композитных материалов вроде карбонитрида кремния.

Лаконичная схема (картинка D) наглядно напоминает, что ради уверенного соединения медных сердцевин колодцев via отжигом приходится поддерживать довольно высокую температуру часами, что для кремниевых полупроводниковых структур, вообще говоря, не слишком полезно: исследователи в настоящее время стремятся сделать процесс более стремительным и менее жарким. Наконец, картинка E указывает ещё на одну важную проблему гибридного сопряжения: рубеж между медными столбиками соединяемых микросхем внутри каждого из колодцев является одновременно и межзёренной границей. Металл в тончайших каналах via представляет собой поликристалл, а границы между формирующими его отдельными монокристаллическими зёрнами (они же кристаллиты) — это дефекты, которые мешают распространению как электрического заряда, так и тепловых потоков. Иными словами, при наличии межзёренной границы и электро-, и теплопроводность металла выше, чем в её отсутствие. Не говоря уже о том, что если вдоль плоскости соприкосновения сопрягаемых пластин создать механическое напряжение, раскол по границе между кристаллитами пойдёт с куда большей вероятностью, чем если бы её не было. По этой причине микроэлектронщики деятельно ищут способы не просто нагревать заполняющую колодцы медь до тех пор, пока зёрна внутри сопрягаемых столбцов не сомкнутся, образовав границу, а формировать на этой границе промежуточные кристаллиты как можно большего объёма, которые простирались бы внутри шурфа в обоих направлениях, словно шпонками соединяя чиплеты, — чтобы и механическую надёжность соединения повысить, и проводимость контакта увеличить.

Как ни парадоксально, совмещение целиковых пластин-заготовок (W2W) удаётся сегодня чипмейкерам значительно лучше, чем укладка на одну из пластин предварительно вырезанных из другой микросхем (chip-to-wafer, C2W): в первом случае лучшее типичное расстояние между соседними контактами, как уже упоминалось, — около 400 нм; во втором — лишь примерно 2 мкм. Объясняется это прежде всего тем, что точное позиционирование малого чиплета на поверхности 300-мм в диаметре заготовки — механическая задача куда большей сложности, чем должное совмещение двух одинаковых (изготовленных с субмиллиметровыми допусками) больших пластин. Чипмейкерское оборудование создавалось и много десятилетий развивалось с расчётом на сверхточное позиционирование именно больших заготовок — это важно, поскольку для получения даже рядовой однослойной микросхемы необходимо производить множество циклов нанесения фоторезиста, экспонирования, травления, не допуская сдвига пластины, — и потому логично применять уже имеющееся оборудование и технические регламенты ещё и для W2W hybrid bonding.

⇡#Вперёд и выше

Впрочем, и на C2W-направлении в Imec достигли немалых успехов: ещё в 2024 году сотрудники этого международного научно-исследовательского центра в области нанотехнологий и микроэлектроники добились надёжного и точного гибридного сопряжения чиплета с подложкой с шагом контактов в 2 мкм. Это, конечно, почти на порядок хуже их же достижения для W2W-соединений (там, напомним, в лаборатории удалось успешно создать сеть из разнесённых всего на 400 нм соединений), однако гораздо лучше характерных для современных 3D-чипов 9 мкм, не говоря уже о микрозерни (10−20 мкм и более). При всей привлекательности W2W-подхода создавать с его помощью действительно сложные многосоставные чипы всё-таки не слишком практично. Скажем, чиплеты SRAM должны располагаться строго над теми логическими контурами, что образуют нуждающиеся в этой высокоскоростной памяти процессорные ядра, и потому нет смысла перекрывать заготовкой с будущими микросхемами SRAM (располагающимися в этом случае на своей подложке весьма разреженно, что вдобавок кратно увеличивает себестоимость каждой из них) пластину с литографированной на ней логикой целиком. C2W позволяет свободно комбинировать разнородные чиплеты по горизонтали и вертикали, фактически «разрезая» центральный, графический, нейронный или любой другой процессор на отдельные базовые блоки и располагая их в трёх измерениях оптимальным для повышения производительности образом. В итоге формальная плотность транзисторов (в проекции) на единицу площади такого чипа будет расти кратно даже в отсутствие дальнейшей миниатюризации его производственной нормы. А это важно не только для микроэлектронщиков из КНР, отрезанных от передовых EUV-агрегатов, но и для их коллег из поддерживаемых администрацией США стран: уплотнение транзисторов на плоскости с каждым очередным шагом дорожает нещадно. Вдобавок появляется возможность индивидуально протестировать каждый чиплет перед его сопряжением с другими, что увеличит время изготовления гибридной микросхемы —, но и повысит выход годных едва ли не до ста процентов.

В мае 2026 г. на шанхайской конференции IEEE ISCAS компания Huawei представила своё видение дальнейшего прогресса полупроводниковой отрасли, в немалой степени базирующееся как раз на принципах hybrid bonding, — «закон масштабирования тау». Здесь имеется в виду не навеянная обобщённой азиатской культурой цивилизация из Warhammer 40,000, , а греческая буква τ, которая нередко символизирует время в физических формулах. Новая закономерность, как рассчитывают в одной из наиболее передовых и многопрофильных ИТ-компаний КНР, должна заменить собой пресловутый «закон Мура», заняв его место в качестве самосбывающегося технологического пророчества: в этом случае уже на «закон τ» примутся ориентироваться и разработчики микроэлектроники, и её коммерческие производители, и конечные заказчики. Суть же «закона тау» — в переходе от пространственной меры прогресса в чипмейкерской области (количества либо плотности транзисторов на полупроводниковом кристалле) к временнóй, а именно — к поступательному сокращению задержки распространения сигнала (того самого параметра τ) внутри сверхбольшой интегральной схемы. И это более чем актуально: для задач искусственного интеллекта, скажем, минимизация задержки существенно важнее роста производительности процессорных узлов или даже быстродействия подсистемы памяти (самой по себе, в отрыве от связывающей ту с логическими контурами шины данных).

Двигаясь по «пути тау», в Huawei рассчитывают уже к 2031 году достичь той плотности транзисторов в высокопроизводительных чипах, что будет характерна для грядущего техпроцесса »14A», он же »1,4 нм», именно за счёт вертикализации процессорного дизайна — и, разумеется, без применения EUV-фотолитографов. Для этого предложена архитектура LogicFolding, подразумевающая использование гибридного сопряжения: иными методами необходимого сокращения задержки сигнала в многослойной микросхеме не добиться. Проектируя свой перспективный смартфонный процессор Kirin 2026 с двумя активными слоями в соответствии с принципами LogicFolding, в Huawei разом увеличили плотность транзисторов (по сравнению с классическими планарными процессорами той же производственной нормы) более чем на 53%, до 238 млн единиц на квадратный миллиметр; энергоэффективность вычислений — на 41%, а предельно допустимую тактовую частоту — на 13%. Не уточнялось, правда, в какой мере снизилась (а она, скорее всего, снизилась) эффективность отвода тепла от утолщённой вдвое полупроводниковой структуры, но охлаждению высокопроизводительных микросхем в любом случае сегодня уделяют достаточно внимания, — не стоит сомневаться, что и для следующих «закону тау» чипов адекватные средства контроля температурного режима найдутся.

Инженерная основа подхода LogicFolding довольно прямолинейна, ведь в электрической схеме задержка сигнала прямо пропорциональна длине пути, который этому сигналу приходится преодолевать. Как мы уже упоминали в самом начале, классическая планарная схема сама представляет собой многослойную структуру — просто полупроводниковый слой, на котором сформированы элементы транзисторов (исток и сток, канал) у неё один, а над ним располагаются до дюжины слоёв металлических межсоединений. Чтобы выстроить из транзисторов логические вентили, сумматоры и ещё более сложные узлы, эти слои необходимы: прокладывать соответствующие логические шины (а ещё ведь нужны и каналы электропитания!) на плоскости решительно невозможно; даже если удастся спроектировать всю логику без пересечений шин, на сами транзисторы останется ничтожная доля площади чипа. Именно поэтому металлические межсоединения хитрыми коленцами проходят в трёх измерениях (в многочисленных добавочных слоях) над основной плоскостью кристалла, только чтобы обеспечить работу самых базовых логических контуров: длина пути сигнала выходит значительной. Если же необходимо сопрягать обособленные узлы — ядро процессора с выделенным для него блоком кеш-памяти на той же плоскости, скажем, — длина эта увеличивается многократно.

Hybrid bonding решает описанную проблему радикально: прямые контакты между наложенными одна на другую разнородными (логика и память) микросхемами резко сокращает длину пути сигнала — и одновременно его латентность. Штабелевать схожим образом можно и логические чиплеты — это позволит ещё более сократить задержки в ходе, например, громоздких расчётов со множеством операндов вроде матричного умножения (опять-таки, важнейшей для больших языковых моделей операции). Дополнительный плюс — снижение взаимных наводок от работающих поблизости логических контуров: при разнесении по разным этажам воздействие паразитных электромагнитных полей ослабеет. А заодно потеряет значимость рассинхронизация управляющих сигналов (clock skew), этот бич больших и сложных интегральных схем, мешающий более радикальному повышению рабочих частот процессоров (чем выше частота, тем активнее проявляет себя рассинхронизация). Словом, вслед за Kirin 2026 по принципам LogicFolding наверняка будут проектировать и другие процессоры, причём явно не только в КНР, — hybrid bonding прямо на наших глазах становится для глобальной полупроводниковой индустрии «новым чёрным».

©  3DNews